module pll(
	input sys_clk,
	input sys_rst_n,
	output clk_out_100,
    output clk_out_50,
    output clk_out_100_phase,
    output clk_out_33,
    output locked
);
    reg reset = 1'b0;

    clk_wiz_0 u_clk_wiz_0
   (
    // Clock out ports
    .clk_out_100(clk_out_100),     // output clk_out_100
    .clk_out_50(clk_out_50),     // output clk_out_50
    .clk_out_33(clk_out_33),     // output clk_out_25
    .clk_out_100_phase(clk_out_100_phase),     // output clk_out_100_phase
    // Status and control signals
    .reset(reset), // input reset
    .locked(locked),       // output locked
   // Clock in ports
    .clk_in1(sys_clk));      // input clk_in1

endmodule